眾所周知，隨著5G的商業(yè)化演進，射頻前端模塊的設(shè)計越來越復(fù)雜，越來越多的不同工藝的裸片將集成到一個封裝模塊中，集成化小型化的需求導(dǎo)致設(shè)計的流程越來越復(fù)雜，并且需要滿足的指標(biāo)越來越多，要求越來越高。而激烈的競爭環(huán)境導(dǎo)致設(shè)計工程師需要加速每一個設(shè)計環(huán)節(jié)從而實現(xiàn)產(chǎn)品的快速迭代與上市。這就導(dǎo)致了無論從電路仿真還是物理設(shè)計上，都對EDA工具提出了更高的要求。

就RF前端模塊封裝物理設(shè)計來講，目前國內(nèi)流行的設(shè)計流程已經(jīng)不能滿足這樣的需求。而作為一名射頻前端模塊設(shè)計工程師，需要應(yīng)付不同的工藝設(shè)計標(biāo)準(zhǔn)，采用不同的供應(yīng)商作為不同工藝以及不同封裝基板的生產(chǎn)加工。但由于現(xiàn)有EDA工具某些功能的不完備以及缺失，尤其是關(guān)于封裝基板的設(shè)計，不同于IC的設(shè)計標(biāo)準(zhǔn)，封裝廠或者基板廠不會提供相應(yīng)的與EDA工具對標(biāo)的DRC文件作為設(shè)計工程師檢驗的標(biāo)準(zhǔn)。設(shè)計工程師需要根據(jù)封裝廠或者基板廠商提供的相關(guān)規(guī)則自己通過寫一些腳本甚至肉眼檢查是否合規(guī)。這就大大加大了出錯的概率，從而需要與基板廠商尤其是封裝廠商進行來來回回的溝通反復(fù)修改迭代，極大的延后了投板時間，延長了設(shè)計周期，降低了設(shè)計效率。

同時，對于傳統(tǒng)的RF封裝設(shè)計工具來講，一些關(guān)于封裝、裸片、SMD的footprint及相關(guān)的邊框文字等，以及一些用戶定義的VIA尺寸與形式，大多數(shù)需要工程師通過腳本以及手動去描畫。這也極大地降低了工程師的設(shè)計效率，延遲了投板時間。

綜上所述，我將為大家?guī)鞷F設(shè)計攻略第一期內(nèi)容——“如何提高RF前端模塊封裝設(shè)計的迭代效率”線上培訓(xùn)。從射頻前端模塊的物理設(shè)計出發(fā)，結(jié)合應(yīng)用實例分享，希望給大家?guī)聿灰粯拥脑O(shè)計體驗，也希望各位有經(jīng)驗的設(shè)計同仁提出你們的寶貴意見。

為了能使更多的設(shè)計同仁參與到培訓(xùn)內(nèi)容，本系列培訓(xùn)將采用線上直播的形式，通過手機端和電腦端的方式與大家進行交流互動。

講到這里可能有的工程師會問到，如果只有射頻前端封裝的物理設(shè)計而沒有仿真，我們也無法檢驗設(shè)計是否能滿足我們的要求。因此，我們將在下一期培訓(xùn)中著重介紹整個RF設(shè)計流程，從物理設(shè)計到合規(guī)檢查，從電磁場熱場仿真到電路仿真。同時還可以實現(xiàn)從芯片、封裝到PCB電路板的協(xié)同設(shè)計與仿真。具體內(nèi)容請見日后通知。

“RF設(shè)計攻略第一期：如何提高RF前端模塊封裝設(shè)計的迭代效率”線上培訓(xùn)中的實例演示部分將采用Cadence Allegro? SiP工具。作為Allegro在封裝設(shè)計端的產(chǎn)品，SiP工具延續(xù)了Allegro本身的設(shè)計布局風(fēng)格，包括各種自動化footprint生成、自動化布局布線以及規(guī)則檢查的功能。這些功能在滿足封裝用戶本身對設(shè)計全面化、自動化等需求的基礎(chǔ)上，更加入了各種定制化的RF器件布局與設(shè)計，從各個方面滿足了RF前端模塊設(shè)計工程師的多重物理設(shè)計需求。